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ザイン、世界最高速水準の高速起動と待機時の消費電力削減を達成するバースト・モード対応完全デジタル型CDR技術を東京大学と共同開発


2013/09/25

ザインエレクトロニクス株式会社(以下「ザイン」)は世界最高水準で高速起動が可能なバースト・モード対応完全デジタル型クロック・データ・リカバリ(CDR)技術を東京大学と共同開発しましたのでお知らせします。この技術は、待機電力と回路面積の抜本削減に道を拓く技術です。本研究成果は、米国電気電子学会(IEEE)が9 月23 日から米国シリコンバレーで開催しているCustom Integrated Circuits Conference (CICC)において発表いたします。


1.研究開発の背景と課題
近年、デジタル化とモバイル機器の普及によって、デジタル機器が取り扱うデータ量は飛躍的に増大しています。その一方で、デジタル機器内部の消費電力とシステムの実現のために許容されるスペースには制約があることから、可能な限りの削減が求められています。
モバイル機器等のアプリケーションでは、タッチパネルでの操作などにより機器の動作パターンに断続的状態(バースト・モード)が頻繁に生じるため、動作中の消費電力と速度だけではなく、待機時の消費電力と復帰速度も重要な要求性能となっています。
こうした課題に対応するため、ザインは東京大学と、バースト・モードに対応した情報伝送技術について共同研究を行い、消費電力削減と回路面積を抜本削減できる基礎技術を開発いたしました。特に、現在用いられるLSIの極微細プロセスの電源電圧が1V程度と低い水準になっていることを踏まえ、将来生じ得るアナログ回路技術の精度の限界を超えることを目標とし、完全デジタル回路により、これらの課題のブレークスルーに成功しました。


2.共同研究による開発成果
ザインが東京大学と共同開発したバースト・モード対応の完全デジタル型クロック・データ・リカバリ技術は、レファレンス回路が不要でありコスト削減あるいは回路面積削減を可能としつつ、さらに以下の3つの特長を持ちます。
(1) 高速ロック特性: 待機時からわずか4ビットの予備信号のみで1.40~2.06Gbpsの高速特性での周波数追随(ロック)が可能
(2)独立TDC回路を削減: 通常のクロック・データ・リカバリ技術で必要とされる入力データの周波数をデジタルデータに変換して計測するための回路(TDC: Time-to-Digital Converter)を位相生成回路の機能に統合
(3)小面積で広範な周波数帯域に対応: TDC回路を低周波数と高周波数の複数階層により構成することにより追従可能範囲を広範に確保しつつ回路面積の増大を抑制
本共同研究は、ザインが技術テーマに関するコンセプト開発と評価・応用技術の開発を担当し、東京大学が要素技術の実現に必須となる主要な研究開発を担当し、東京大学大学院工学系研究科の浅田邦博教授と飯塚哲也講師らの研究グループにより、上記の特長とともに80×80μm2(65nmプロセスを使用)という超小型化が実現されました。

研究開発されたバースト・モード対応完全デジタル型CDRの写真


3.想定される応用分野
本研究開発成果は、モバイル機器などの高速情報伝送が断続的に行われるアプリケーション市場における応用が可能なものであり、センサーネットワーク用途において断続的な動作の際に、時分割による双方向通信に活用するなど産業機器市場での応用も可能であり、低消費電力化、高速化、省スペース化、バッテリー長寿命化が求められる潜在市場に向けて、今後の適用の可能性が期待されます。

ご注意:本文中における各企業名、製品名等は、それぞれの所有者の商標あるいは登録商標です。