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ザインと東京大学との共同研究による、ノイズ耐性に優れた高速起動完全デジタル型CDR技術を欧州最大の半導体国際学会(ESSCIRC)にて発表のお知らせ


2016/09/15

 当社は高速インターフェースや画像処理の分野で世界をリードするミックスドシグナルLSI企業ですが、この度、東京大学との継続的な共同研究の成果として、完全デジタル型クロック・データ・リカバリ(CDR)技術を一層進化させ、高速ロック特性と待機時電力を抜本削減できる特長を維持しつつ、高速起動後の新規周波数追従機能により、ノイズ耐性を向上したCDR技術を開発してまいりましたが、世界最大の技術国際学会であるIEEE(米国電気電子学会)が主催し、2016年9月12日からスイスにて開催されている国際学会ESSCIRC(European Solid-State Circuits Conference)においてその技術成果を発表いたしましたので、お知らせいたします。
 
1.研究開発の背景と課題
 近年、デジタル化とIoE (Internet of Everything) およびビッグデータ活用の普及により、モバイルデバイスからサーバーに至るまで、デジタル機器が取り扱うデータ量は飛躍的に増大し、このため、データ伝送速度と消費電力はシステム構成上の重要な要素となりました。デジタル機器の電力消費環境には制約があることから、可能な限りの削減が必要となっております。
 当社は東京大学との共同研究により、モバイル機器等アプリケーションの特徴であるバースト・モード(モバイル機器の動作パターンの断続的な状態)に対応して、待機時消費電力と復帰速度に優れた特性を持つ完全デジタル型CDR技術を既に開発しております。これに加えて、継続的共同研究を通じて、待機時低消費電力と起動時高速性能を維持しつつ、起動後のノイズ耐性を向上することにより、定常時のさらなる安定動作を実現できるCDR技術の開発に成功いたしました。
 
2.共同研究による開発成果
 今回、当社が東京大学と共同開発した高速起動完全デジタル型CDR技術は、起動後の位相同期回路(PLL)の動作を工夫する技術であり、これによりデジタル型CDR回路のノイズ耐性の向上に成功いたしました。従来、当社が東京大学との共同研究を通じて確立した特長(レファレンス回路を不要とし、待機時からわずか4ビットの予備信号のみで高速特性での周波数追随(ロック)が可能、かつ、小面積の実現が可能)を維持しながら、データ復調時の失敗の原因となるノイズの影響を解消することにより、定常状態の安定動作を可能とする新方式を確立するものです。
 複合構成型デジタル可変遅延素子および位相検出・制御回路で構成される新規周波数追従機能を搭載したCDRとすることにより、入力信号の立ち上がり情報の有無に対応したデジタル可変遅延素子選択と遅延時間の動的制御を行う方法(フラクショナル位相選択方法)を実現し、従来の完全デジタル型CDRを約20倍上回るノイズ耐性、広範な周波数レンジ、微細な周波数解像度を実現いたしました。
(1) 高速ロック特性: 待機時からわずか4ビット予備信号のみで1.2~2.3Gbpsの広範かつ高速特性による周波数追随(ロック)が可能
(2) 低消費電力:待機電力ゼロかつ動作時13.2~24.6mW
(3) 優れたノイズ耐性:CID(同一データ連続入力時のCDR正常動作可能ビット数)耐性は従来比約20倍の性能を実現
 
 本成果は、当社と東京大学大学院工学系研究科の浅田邦博教授、名倉徹准教授、飯塚哲也准教授をはじめとする研究グループにより実現されました。

ザインエレクトロニクスと東京大学との共同研究によるノイズ耐性を改善した高速起動完全デジタル型CDRの回路および写真


3.想定される応用分野
 IoE (Internet of Everything) の普及に伴い、従来のモバイル機器以上にノイズ環境に曝される各種センサーネットワーク用途やAR(拡張現実)/ VR(仮想現実)システム、自動運転・ADAS(先進運転支援システム)関連などのセンサーデータ利用環境などの拡大が見込まれています。
 本研究開発成果はこうした用途を含めてバースト・モード時における高精度動作時の応用が想定され、低消費電力化、高速化、省スペース化、ノイズ耐性向上などが求められる広範な潜在市場において、今後の適用の可能性が期待されます。
ご注意:本文中における各企業名、製品名等は、それぞれの所有者の商標あるいは登録商標です。